Міністерство Освіти і Науки Національний Університет «Львівська політехніка» кафедра ЕОМ Звіт про виконання лабораторної роботи №1 з предмету «Моделювання комп’ютерних систем» на тему : «Вивчення інтегрованого середовища автоматизованого проектування Active-HDL фірми Aldec Inc»  Мета роботи: ознайомитись з принципами автоматизованого проектування ПЛІС за допомогою пакету Active-HDL, вивчити структуру VHDL-проекту, навчитися працювати з засобами управління проектом. Засоби Active – HDL для управління проектом : Design Browse вікно перегляду проекту, призначене для для відображення інформації про складові елементи (компоненти) проекту:- файли опису пристрою,- використані в проекті бібліотеки,- допоміжні файли проекту, до яких належать макроси та скрипт-файли, файли результатів симуляції роботи пристрою, допоміжні текстові файли,- структуру проекту,- сигнали та змінні, декларовані в проекті. HDL Editor редактор HDL-тексту з можливістю відображення заданих синтаксичних конструкцій мови різними кольорами; завдяки інтеграції редактора із симулятором компонент дозволяє виконувати зручне покрокове відлагодження пристрою і швидко виявляти помилки. Console вікно призначене для інтерактивного виводу текстової інформації, зокрема повідомленнь середовища; компонент також призначений для вводу команд середовища (Active-HDL commands). Waveform Editor редактор, призначений для графічного відображення та редагування результатів симуляції - часових діаграм. Language Assistant компонент є зручним засобом, який дозволяє розробнику використовувати бібліотеку шаблонів опису стандартних примітивних конструкцій та функціональних блоків; Language Assistant дозволяє розміщувати вибрані шаблони безпосередньо в редагованому файлі та створювати свої власні шаблони. Структура проекту Modulator . Проект Modulator складається з наступних файлів з розширенням : -SineGenerator.vhd Тут реалізований об’єкт SineGenerator. Його інтерфейс: entity SineGenerator is port ( CLK: in bit; SinEnable: in bit; SinFreq: integer; SIN1: out real :=0.0 ); end SineGenerator; -CosineGenerator.vhd Реалізований об’єкт CosineGenerator. Його інтерфейс : entity CosineGenerator is port ( CLK: in bit; CosEnable: in bit; CosFreq: in integer; COS1: out real :=0.0 ); end CosineGenerator; -savGenerator.vhd Реалізований об’єкт SawGenerator. Його інтерфейс : entity SawGenerator is port ( CLK: in bit; SawEnable: in bit; SawFreq: integer; SAW1: out real :=0.0 ); end SawGenerator; -multiplier.vhd Реалізований об’єкт Multiplier. Його інтерфейс : entity Multiplier is port ( clk: in bit; IN1: in real; IN2: in real; IN3: in real; OUT1: out real :=0.0 ); end Multiplier; -modulator.vhd Описаний вручну об’єкт RS тригера library IEEE; entity Flip_Flop is port ( R : in std_logic; S : in std_logic; Q : inout std_logic; NQ : out std_logic ); end entity Flip_Flop; Створений об’єкт RS тригера за допомогою майстра : library IEEE; use IEEE.STD_LOGIC_1164.all; entity Flip_Flop is port( R : in STD_LOGIC; S : in STD_LOGIC; NQ : out STD_LOGIC; Q : inout STD_LOGIC ); end Flip_Flop; --}} End of automatically maintained section architecture RG of Flip_Flop is begin -- enter your statements here -- end RG; Створений за допомогою лічильника об’єкт лічильника :library IEEE; use IEEE.STD_LOGIC_1164.all; entity Counter is port( CLK : in STD_LOGIC; RST : in STD_LOGIC; Q0 : out STD_LOGIC; Q1 : out STD_LOGIC; Q2 : out STD_LOGIC; Q3 : out STD_LOGIC ); end Counter; --}} End of automatically maintained section architecture Counter of Counter is begin -- enter your statements here -- end Counter; Висновок : виконуючи йю лабораторну роботу ми ознайомились з принципами автоматизованого проектування ПЛІС за допомогою пакету Active –Hdl, ознайомились зі структурою VHDL проекту.